重要： 综合后，分析时序以识别重大设计问题，必须先解决这些问题，才能继续后续流程。
HDL 更改对 QoR 影响最大。因此，最好在实现前先解决问题，以便实现更快速的时序收敛。分析时序路径时，请特别关注以下问题：
- 最常见的错误（即错误最多的时序路径中出现的单元或信号线）
- 源自于未寄存的块 RAM 的路径
- 源自于 SRL 的路径
- 包含未寄存的级联 DSP 块的路径
- 含大量逻辑层次的路径
- 含大扇出的路径
注释： 欲知详情，请访问此
链接以参阅
Versal 自适应 SoC 系统集成和确认方法指南(UG1388) 中的相应内容。