要约束时钟，可按如下所示分配布局约束：
- 在 I/O 端口的时钟输入处
为 GCIO 上的时钟分配 PACKAGE_PIN 约束或者将 LOC 分配给 IOB 会影响时钟网络。直接连接到输入端口的 MMCM/XPLL/DPLL 和时钟缓冲器必须布局在相同时钟区域内。
- 对 MMCM/XPLL/DPLL 分配约束
直接连接到 MMCM/XPLL/DPLL 输出的时钟缓冲器和连接到 MMCM/XPLL/DPLL 输入的输入时钟端口自动布局在相同时钟区域内。如果输入时钟端口和 MMCM/XPLL/DPLL 直接连接并约束到不同时钟区域，那么必须手动插入时钟缓冲器并对连接到 MMCM/XPLL/DPLL 的信号线设置 CLOCK_DEDICATED_ROUTE 约束。
- 在 GT*_QUAD 或 IBUFDS_GT* 单元上
由单元驱动的 BUFG_GT 布局在相同时钟区域内。
警告：
AMD 不推荐在时钟缓冲器单元上使用 LOC 约束。此方法将为时钟强制分配特定轨道 ID，这可能导致布局无法进行规范布线。仅当您已明确了解设计的整个时钟树并且设计中的布局保持一致时，才能使用 LOC 约束在 Versal 器件中布局高扇出时钟缓冲器。即使在采取这些预防措施后，由于设计或约束变化，在实现期间仍可能发生冲突。