针对不同 Versal 器件设计拓扑结构的建议 - 2023.2 简体中文

Versal 自适应 SoC 硬件、IP 和平台开发方法指南 (UG1387)

Document ID
UG1387
Release Date
2023-11-15
Version
2023.2 简体中文

以下是 Versal 器件的主设计拓扑结构:

  • RTL 作为顶层
  • BD 作为顶层

所有 Versal 设计都会将设计的某些部分包含在模块框图中,因为 CIPS 和 NoC IP 都必须使用块设计 (BD) 来配置。RTL 作为顶层和 BD 作为顶层是指将块设计整合到更大的设计中的方式。在 RTL 设计作为顶层的设计中,设计的模块框图部分是作为子模块来生成并拼接到 RTL 层级其余部分中的。此设计并不局限于 RTL 层级内的单个 BD。例如,CIPS 和 NoC 可驻留在单个 BD 上,收发器可驻留在另一个 BD 上。这些设计均可独立编译,并且均可作为子模块拼接到 RTL 层级其余部分中的。这样即可为您的设计分区方式提供更多灵活选择。

在 BD 作为顶层的设计中,模块框图与所有设计源码拼接在一起。这些源码可以作为 IP 封装并添加到块设计中,或者也可以使用 RTL 模块参考来引用。使用块设计容器 (BDC) 即可将更多块设计整合到顶层设计中。

设计拓扑结构对于整体工程的最重大的影响是硬件与软件之间的交互。使用 BD 作为顶层的设计时,软硬件之间必需的交互方式相关的所有信息都会通过硬件交接文件进行无缝传递。RTL 暂无法提供类似程度的透明度。以下提供了有关每种设计拓扑结构的使用时机的建议:

  • 如果您愿意手动创建设备树并为设计外设安装驱动程序,则建议使用 RTL 作为顶层。
  • 如果您希望硬件无缝交接,则建议使用 BD 作为顶层。