如果您的设计仅包含 PL 组件（仅含 RTL 和 IP），那么您可使用 AMD Vivado™ 工具来生成可编程器件镜像 (PDI)，以便用于对 Versal 器件进行编程。与先前架构类似，设计源被添加到 Vivado 工具中，并通过 Vivado 实现流程来进行编译。
重要： 平台管理控制器 (PMC) 整合到 CIPS IP 中，必须对其加以配置才能使 Versal 器件正确启动。因此，所有 Versal 器件设计必须包含 CIPS IP。
以下另提供了其他重要注意事项：
- 硬化的 DDR 存储器控制器和 HBM 控制器只能通过 NoC IP 来访问。要使用 DDR 存储器控制器或 HBM 控制器，您的设计必须包含 NoC IP。
- 硬件调试核默认情况下通过 CIPS IP 来连接。JTAG 仍可用，但不再作为首选流程。您必须熟悉硬件调试连接和流程方面的更改。
您必须使用 Vivado IP integrator 来例化、配置和连接 CIPS IP、NoC/DDR 存储器控制器 IP 以及硬件调试 IP，才能在设计变更迭代过程中充分利用块设计自动化。Vivado IP integrator 还可为 GT IP 和连接 IP（如 MRMAC IP）提供特殊支持，从而简化基于 GT 的设计创建和 I/O 管脚分配。
您可使用定制封装 IP、RTL 模块参考的块以及 IP 目录提供的其他 IP，将完整设计与 Vivado IP integrator 集成。或者，您可使用 Vivado IP integrator 来配置并连接关键 Versal 自适应 SoC IP（例如，CIPS IP 和 NoC/DDR IP），然后在 RTL 设计中例化生成的块设计。欲知详情，请访问此链接以参阅 Vivado Design Suite 用户指南：采用 IP integrator 设计 IP 子系统(UG994) 中的相应内容。
注释： 仅在工程模式下支持 Vivado IP integrator。
重要： 此设计流程不支持对 AI 引擎核进行编程，因此仅适用于 Versal Prime 器件、Versal Premium 器件和 Versal HBM 器件。