高扇出时钟几乎遍布 Versal 器件的所有时钟区域，或者几乎遍布 Versal 自适应 SoC 堆叠硅片互联 (SSI) 技术器件的整个 SLR。下图显示的高扇出时钟几乎遍布 Versal 自适应 SoC SSI 技术器件的整个 SLR，其中 XPIO bank BUFGCE 驱动程序以红色显示。时钟信号线占用 SLR0 和 SLR1 中的垂直布线资源，但仅扇出到 SLR1 中的分散资源。在任一设计中使用超过 24 个高扇出时钟，可能导致诸多需提前规划的问题，例如，使用 Pblock 作为 SLR 内的逻辑层级或者将 LOC 约束分配到 XPIO bank 中的时钟源。
图 1. 遍布 SLR1（源于 SLR0 内的 XPIO bank）的高扇出时钟
