XPIO-PL 接口时序约束方法 - 2023.2 简体中文

边界逻辑接口触发器存在于硬件中的 XPIO 与可编程逻辑 (PL) 接口之间，可供您用于改进时序。XPIO 中的专用块（如 XPHY 逻辑、I/O 逻辑和时钟修改块等）具有边界逻辑接口触发器。您可对设计中的触发器应用边界逻辑接口 (BLI) 约束以便在设计实现期间自动利用此硬件功能。在此示例中，XPIO 中往来 I/O 逻辑单元 ODDRE1 和 IDDRE1 的数据路径使用的正是 BLI 触发器。

set_property BLI TRUE [get_cells {oddr_D1_BLI_reg oddr_D2_BLI_reg}]
set_property BLI TRUE [get_cells {iddr_Q1_BLI_reg iddr_Q2_BLI_reg}]]

下图显示了通过将 BLI 属性设置为 TRUE 所生成的布局和连接。