使用硬核 SLR 布局规划约束 - 2023.2 简体中文

Versal 自适应 SoC 系统集成和确认方法指南 (UG1388)

Document ID
UG1388
Release Date
2023-11-15
Version
2023.2 简体中文

对于高目标时钟频率设计,需在主层级之间建立足够的流水打拍以使全局布局和 SLR 分区轻松易行。对于极富挑战的设计,SLR 交汇点可能随运行而发生变化。除了定义 SLR Pblock 外,您还可在 SLR 边界处创建其他与时钟区域对齐的 Pblock 来约束交汇触发器。以下示例显示了含 SLL 拼块 (tile) 的 Versal xcvp1702 SSI 器件,这些 SLL tile 用于驱动 SLR 交汇节点或者由 SLR 交汇节点驱动,这些 SLR 交汇节点以蓝绿色高亮并带有下列 Pblock:

  • 3 个 SLR Pblock:SLR0、SLR1 和 SLR2
  • 4 个 SLR 交汇 Pblock:SLR0_top_row、SLR1_bottom_row、SLR1_top_row 和 SLR2_bottom_row
图 1. SLR 交汇 Pblock 示例
重要: AMD 建议使用 SLR 交汇 Pblock 的 CLOCKREGION 范围。
提示: 您可以通过指定完整的 SLR 来定义 SLR Pblock。例如,resize_pblock pblock_SLR0 -add SLR0

欲知详情,请访问此链接以参阅 Vivado Design Suite 用户指南:设计分析与收敛技巧(UG906) 中的相应内容。

视频: 如需了解有关使用布局规划技巧来解决性能问题的信息,请观看《Vivado Design Suite QuickTake 视频:设计分析与布局规划》