减少时钟偏差 - 2023.2 简体中文

Versal 自适应 SoC 系统集成和确认方法指南 (UG1388)

Document ID
UG1388
Release Date
2023-11-15
Version
2023.2 简体中文

为了满足诸如高扇出时钟、短传输延迟和低时钟偏差等要求,AMD 器件使用专用的布线资源来支持大多数常见的时钟方案。时钟偏差会严重降低高频时钟的时序预算。此外,器件使用率过高时,时钟偏差还会对实现工具同时满足建立时间和保持时间要求施加过多的压力。

对于时钟内时序路径,时钟偏差通常小于 300 ps,而对于平衡的同步时钟之间的时序路径,时钟偏差小于 500 ps。跨资源列时,时钟偏差表现出更多变化,这反映在时序裕量中并由实现工具加以最优化。对于不平衡的时钟树之间的时序路径或没有公共节点的时序路径,时钟偏差可达几纳秒,导致几乎不可能实现时序收敛。

要降低时钟偏差,请执行以下操作:

  1. 复查所有时钟关系以确保只对同步时钟路径进行时序约束和最优化。
    注释: 欲知详情,请访问此链接以参阅 Versal 自适应 SoC 硬件、IP 和平台开发方法指南(UG1387) 中的相应内容。
  2. 复查受到高于预期的时钟偏差影响的时钟树拓扑结构和时序路径的布局,如以下章节中所述。
  3. 识别可减少时钟偏差的技巧,如以下章节中所述。