同时约束基准时钟和生成时钟 - 2023.2 简体中文

Versal 自适应 SoC 系统集成和确认方法指南 (UG1388)

Document ID
UG1388
Release Date
2023-11-15
Version
2023.2 简体中文

创建任何时序例外前,最好返回 report_clock_networks 以识别设计中存在的基准时钟。如果所有基准时钟都彼此处于异步状态,那么您可使用单一约束来将基准时钟彼此去耦,并将其生成时钟彼此去耦。如下图所示,使用 report_clock_networks 中的基准时钟作为指导,即可将每个时钟组和关联时钟去耦。

图 1. Report Clock Networks

### Decouple asynchronous clocks
set_clock_groups -asynchronous \
-group [get_clocks sysClk -include_generated_clocks] \
-group [get_clocks gt0_txusrclk_i -include_generated_clocks] \
-group [get_clocks gt2_txusrclk_i -include_generated_clocks] \
-group [get_clocks gt4_txusrclk_i -include_generated_clocks] \
-group [get_clocks gt6_txusrclk_i -include_generated_clocks]