含高速时钟的 ILA 核设计 - 2023.2 简体中文

Versal 自适应 SoC 系统集成和确认方法指南 (UG1388)

Document ID
UG1388
Release Date
2023-11-15
Version
2023.2 简体中文

对于高速时钟设计,请注意如下事项:

  • 限制调试的信号数量和宽度。
  • 通过设置输入流水线阶段数量,将输入探针通过流水线输送到 AXIS-ILA。此设置可在 AXIS-ILA GUI 的Advanced(高级)选项卡下找到,或者也可以在使用 Tcl 插入时通过 C_INPUT_PIPE_STAGES 属性来设置。