将高扇出信号线推广到全局布线 - 2023.2 简体中文

Versal 自适应 SoC 系统集成和确认方法指南 (UG1388)

Document ID
UG1388
Release Date
2023-11-15
Version
2023.2 简体中文
注释: report_qor_suggestions Tcl 命令可自动应用这种最优化技巧。

通过在驱动程序与负载之间插入时钟缓冲器,可以将较慢的时钟域中的高扇出信号线移动到全局布线上。仅当已使用的时钟缓冲器数量已达上限,并且所含扇出大于 25000 的信号线所驱动的逻辑的时钟周期高于目标器件和速度等级的特定限值时,才会在 opt_design 中为该信号线自动执行此最优化。为支持 Versal 器件中的全局布线上的高扇出信号线,BUFG_FABRIC 单元可布局在整个器件上的各 NoC 列中普遍存在的 BUFG_FABRIC 站点 (site) 上。

在 RTL 文件或约束文件 (XDC) 中的信号线上设置 CLOCK_BUFFER_TYPE 属性时,可强制实施 synth_designopt_design 以插入时钟缓冲器。例如:

set_property CLOCK_BUFFER_TYPE BUFG_FABRIC [get_nets netName]

使用全局时钟可确保最佳布线,但代价是更高的信号线延迟。为了获得最优布线延迟,时钟缓冲器必须直接驱动时序负载,无中间组合逻辑。在大多数情况下,opt_design 会将非时序负载并行重新连接到时钟缓冲器。如果需要,您可以通过在时钟缓冲器输出信号线上应用 DONT_TOUCH 来防止进行此最优化。此外,如果高扇出信号线是控制信号,您必须确定为何某些负载不属于专用时钟使能或置位/复位管脚。

注释: 请访问此链接并参阅 Versal 自适应 SoC 硬件、IP 和平台开发方法指南(UG1387),根据其中描述复查如何使用专用综合属性来控制局部时钟使能和置位/复位最优化。

完成时钟布线后,布局器还能在任何可用的全局布线轨道上自动执行高扇出信号线(扇出 > 10000)的布线。在布局器流程接近尾声时执行此最优化,并且仅在时序不发生劣化的情况下执行。可使用 -no_bufg_opt 选项禁用此功能。