应用可减少时钟偏差的常见技巧 - 2023.2 简体中文

Versal 自适应 SoC 系统集成和确认方法指南 (UG1388)

Document ID
UG1388
Release Date
2023-11-15
Version
2023.2 简体中文
提示: 鉴于 Versal 器件时钟架构的灵活性,report_methodology 命令包含相应的检查以帮助您创建最优化的时钟设置拓扑结构。

以下技巧适用于大部分常见场景:

  • 通过删除不必要的缓冲器或将其并行连接可以避免在级联时钟缓冲器之间出现时序路径,如下图所示。
图 1. 同步时钟拓扑,含级联 BUFG(已并行重新连接)

  • 将并行时钟缓冲器组合到单一时钟缓冲器中并将任何时钟缓冲器时钟使能逻辑连接到对应的时序单元使能管脚,如下图所示。如果缓冲器内置分频器对部分时钟进行分频,请使用时钟使能逻辑实现等效分频,并根据需要应用多周期路径时序例外。如果下游逻辑同时使用上升和下降时钟沿,或者如果功耗是一个重要因素,那么此技巧可能不适用。
    图 2. 同步时钟拓扑,含并行时钟缓冲器(已重组为单个缓冲器)

  • 移除时钟路径中的 LUT 或任何组合逻辑,因为它们会导致布局期间的时钟延迟和时钟偏差不可预测,从而导致结果质量降低。此外,部分时钟路径是使用通用互连资源进行布线的,这些资源相比于全局时钟资源对噪声更为敏感。组合逻辑通常来自于次优时钟门控转换,可迁移至时钟使能逻辑,并连接到时钟缓冲器或时序单元。

    在下图中,在 LUT3 中,第 1 个 BUFG (clk1_buf) 用于创建门控时钟条件。

    图 3. 因时钟网络上的局部布线而引起的偏差

重要: 要了解最佳实践并验证设计是否符合时钟设置准则的要求,请访问此链接以参阅 Versal 自适应 SoC 硬件、IP 和平台开发方法指南(UG1387) 中的相应内容。