改进 Versal 器件的偏差 - 2023.2 简体中文

以下是使用 Versal 架构时降低时钟偏差的常规建议。欲知详情，请访问此链接以参阅 Versal 自适应 SoC 硬件、IP 和平台开发方法指南(UG1387) 中的相应内容。

• 请避免使用 MMCM、XPLL 或 DPLL 来执行 BUFG_GT 时钟的简单分频。BUFG_GT 单元可以对输入时钟进行向下分频。为互连结构提供多次 BUFG_GT 时钟简单分频时，MBUFG_GT 单元可使用叶级分频对时钟进行向下分频，以便最大限度降低资源使用率并改进 QoR。下图显示了如何节省 MMCM 资源并使用 MBUFG_GT 为 2 个源自 GT*_QUAD 单元的时钟实现平衡的时钟树。
  图 1. 使用 Versal MBUFG_GT 实现平衡的时钟树
  
  
• 如果 GT 时钟需要进行频率综合，那么在具有 GT*_QUAD 资源的时钟区域中即存在 DPLL。
• 对于同步时钟之间的时序路径，请使用 MBUFGCE、MBUFGCE_DIV、MBUFGCTRL、MBUFG_PS 和 MBUFG_GT 原语来利用叶级分频、最大限度降低资源使用率并改进 QoR。
• 使用并行时钟缓冲器时，在布局和布线期间，针对关键的同步时钟的驱动程序信号线使用 CLOCK_DELAY_GROUP 来强制实现 CLOCK_ROOT 和布线匹配。时钟缓冲器必须由相同的单元驱动才能实现该约束。
  注释： report_qor_suggestions Tcl 命令可自动应用这种最优化技巧。
• 如果时序路径难以满足时序要求，并且偏差大于期望值，那么可能存在跨资源列或时钟区域的时序路径。如果情况如此，那么可使用物理约束（例如，Pblock）来强制将源和目标整合到单一时钟区域中或者阻止跨资源列，如片上网络 (NoC)、100G Multirate Ethernet MAC (MRMAC) 或 Integrated Block for PCIe (Gen4 x16)。
• 验证是否使用全局时钟资源对具有 CLOCK_DEDICATED_ROUTE = FALSE 约束的时钟信号线进行布线。使用 ANY_CMT_REGION 代替 FALSE 来确保仅使用专用时钟资源对具有布线豁免的时钟信号线进行布线。如果采用互连结构对时钟信号线与进行布线，请确认解决此情况所需的设计更改或时钟布局约束，并使实现工具改为使用全局时钟资源。采用互连结构布线的时钟路径时钟偏差可能较高，或者可能受开关噪声的影响，从而导致可实现的时钟频率欠佳或硬件中的设计无法正常运作。