时钟偏差和不确定性 - 2023.2 简体中文

Versal 自适应 SoC 系统集成和确认方法指南 (UG1388)

Document ID
UG1388
Release Date
2023-11-15
Version
2023.2 简体中文

AMD 器件使用各类布线资源支持大部分常用时钟方案与要求,例如高扇出时钟、短传输延迟和极低的偏差。时钟偏差会影响具有组合逻辑或互连的寄存器间路径。

高频率时钟域(超过 300 MHz)中的时钟偏差会影响性能。通常,时钟偏差应不大于 500 ps。例如,500 ps 表示 300 MHz 时钟周期的 15%,等同于 1 级或 2 级逻辑的时序预算。在跨域时钟路径中偏差可能更高,原因是这些时钟使用了不同的资源,并且公共节点位于时钟树的更高层级。基于 SDC 的工具会同时调整所有时钟的时序,除非约束指定禁止此操作(例如,set_clock_groupsset_false_pathset_max_delay -datapath_only)。

如果时钟不确定性超过 100 ps,那么您必须审查时钟拓扑结构和抖动数值以了解不确定性过高的原因。