确认没有时钟遗漏 - 2023.2 简体中文

Versal 自适应 SoC 系统集成和确认方法指南 (UG1388)

Document ID
UG1388
Release Date
2023-11-15
Version
2023.2 简体中文

在时钟网络报告显示所有时钟网络均已完成约束后,即可开始验证生成时钟的准确性。由于 Vivado 工具会自动通过时钟修改块来传播时钟约束,因此对生成的约束进行复查至关重要。使用 report_clocks 可显示使用 create_clock 约束创建的时钟以及所生成的时钟。

注释: MMCM、PLL、GT 和时钟缓冲器都属于时钟修改块。

report_clocks 的结果显示所有时钟都已完成传输。在属性字段中会显示使用 create_clock 创建的基准时钟与生成时钟之间的差异:

  • 已传输 (P) 的时钟仅含基准时钟。
  • 从其他时钟衍生的时钟显示为已传输 (P) 和已生成 (G)。
  • 由时钟修改块生成的时钟显示为已自动衍生 (A)。
  • 其他属性表明自动衍生的时钟已重命名 (R)、生成时钟相对于传入的主时钟出现波形反向 (I),或者基准时钟为虚拟 (V) 时钟。

您还可以使用 create_generated_clock 约束来生成时钟。如需了解更多信息,请参阅 Vivado Design Suite 用户指南:使用约束(UG903)

图 1. 时钟报告显示从基准时钟生成的时钟

提示: 要确认设计中已不存在未约束的端点,请参阅“检查时序报告”(no_clock 类别)。此报告可从“Timing Summary”(时序汇总)报告获取,或者也可使用 check_timing Tcl 命令获取。