逻辑仿真可测试以 PL 互连结构为目标的硬件设计，它属于传统 FPGA 仿真流程。此仿真的范围可调整，从单个硬件块到整个硬件平台都适用。仿真的模型通常为 RTL，从而保证抽象层的周期精确性。仿真速度与测试设计大小成比例，设计越大，仿真耗时越长。要提升仿真性能，可将部分 Versal 自适应 SoC IP 块替换为 SystemC 传输事务级模型，此类模型仿真速度更快，但无法再保障周期精确性。此仿真的目的是先验证并调试详细的硬件功能，然后在器件上实现设计。
逻辑仿真可通过 Vivado Design Suite 获取。如需了解更多信息，请参阅 Vivado Design Suite 用户指南：逻辑仿真(UG900)。
注释： 在传统设计流程和基于平台的设计流程中均可执行逻辑仿真。