无论使用的是软核 SLR 布局规划约束、硬核 SLR 布局规划约束还是不使用任何布局规划约束，满足位于不同 SLR 内的设计主要部分之间的时序要求所需的流水线阶段数量都因如下条件而异：
- 目标频率
- 器件布局规划
- 器件速度等级
您可利用自动流水线功能来允许布局器算法判断所需阶段数量及其最佳位置，从而帮助跨 SLR 边界实现时序收敛。
您可通过在 RTL 中的总线和握手逻辑上设置 AUTOPIPELINING_* 属性来启用自动流水线功能，但请确保额外的时延不会对设计功能产生负面影响。此外，您还可使用 AMD AXI Register Slice Memory Mapped or Streaming IP，此 IP 在 SLR 交汇中进行配置。