在 Vitis 开发流程中，PL 内核作为已编译的对象文件 (.xo)，属于 AMD 器件中可编程逻辑区域内执行的处理元件。Vitis 核开发套件支持以 C/C++ 编写并由 v++ HLS 编译器来编译的 PL 内核以及 Vivado Design Suite 内封装的 RTL IP。
无论采用任何源语言，所有 PL 内核都具有相同的属性并且必须遵循相同的要求。
- 控制方案：内核可定义为软件可控制的内核或者数据驱动的内核。这意味着 PL 内核通过运行 XRT 的软件应用来控制或使用可用驱动程序来控制，或者不受软件控制，而是改由到达的数据来驱动。
- 硬件接口：无论是受软件控制还是由数据驱动，内核都必须在设计内使用 AXI4 接口。
- 时钟和复位：内核必须包含时钟，用于将内核与平台同步到系统内，并且必须具有可选复位用于其他控制操作。