RTL 内核应根据 适用于 FPGA 和 SoC 的 UltraFast 设计方法指南(UG949) 中的建议来进行设计。除了遵循接口和封装要求外,设计内核时还应谨记下列性能目标: AXI4 接口的存储器性能最优化 结果质量考虑因素 调试和验证的考虑因素