中断 - 2023.2 简体中文

Vitis 统一软件平台文档 应用加速开发 (UG1393)

Document ID
UG1393
Release Date
2023-12-13
Version
2023.2 简体中文

XRT 管理的 RTL 内核可以选择包含 interrupt 端口,其中包含单个中断。端口名称必须称为 interrupt 并且为高电平有效。当全局中断使能 (GIE) 位和中断使能寄存器 (IER) 位在“Control Register”(控制寄存器)块中双双断言有效时,即可启用此端口。

Vitis 编译器 (v++) 将把 PL 内核的中断信号链接到平台上的可用信号内,前提是该平台具有可用于连接的中断,如 添加硬件接口 中所述。如果该平台上未启用中断,那么您必须手动连接内核的中断。

默认情况下,IER 使用内部 ap_done 信号来触发中断。此外,仅当向 IP 中断状态寄存器 (IP Interrupt Status Register) 的位 0 写入 1 时,才会清除中断。

此逻辑应反映在 RTL 内核的 Verilog 代码中,并反映在关联的 component.xmlkernel.xml 文件中。kernel.xml 文件存储在 kernel.xo 文件内,并在使用 package_xo 命令或“RTL Kernel”Wizard 时自动生成。

重要: XRT 本机 API 不支持为用户管理的 RTL 内核触发或捕获主机应用内的中断。