为 Vivado 工程生成 sim_ipc_axis IP - 2023.2 简体中文

默认情况下，此 Python 脚本会生成 aie_wrapper_ext_tb_ip.tcl 和 aie_wrapper_ext_tb_proj.tcl，以及 Verilog 封装文件，如前文所述。

基于存在的 Vivado 工程，有两种方法可用：

1. 如果您已创建 Vivado 工程，请使用此处描述的 IP 流程。在Tcl console（Tcl 控制台）中，使用 source 命令找到 aie_wrapper_ext_tb_ip.tcl 脚本：

   source <absolute_path>/aie_wrapper_ext_tb_ip.tcl

   此 Tcl 脚本可用于生成所需的 sim_ipc_axis IP。执行此 Tcl 文件后，在 simulation_sources 下将显示所创建的层级。您可为工程添加所需的文件。

2. 如未创建 Vivado 工程，请使用工程脚本 aie_wrapper_ext_tb_proj.tcl 来创建。在终端中使用以下命令：

   vivado -mode batch -source aie_wrapper_ext_tb_proj.tcl 

   注释： 要使用第三方仿真器，需要为 SIMULATOR_GCC_PATH、SIMULATOR_CLIBS_PATH 和 INSTALL_BIN_PATH 更新所需的路径。如需了解有关如何设置第三方仿真器的更多详细信息，请参阅 Vivado Design Suite 用户指南：逻辑仿真(UG900) 的“逻辑仿真”章节。

   执行 aie_wrapper_ext_tb_proj.tcl 后，该工具将生成 export_sim 目录，其中包含搭配其他仿真器使用所需的子目录和脚本。此 Tcl 脚本会执行 aie_wrapper_ext_tb_ip.tcl 脚本。