使用 SV/Verilog 的外部 RTL 流量生成器 - 2023.2 简体中文

Vitis 统一软件平台文档应用加速开发 (UG1393)

Document ID: UG1393
Release Date: 2023-12-13
Version: 2023.2 简体中文

使用以 System Verilog/Verilog 编写的现有测试激励文件，并针对您的测试激励文件层级稍作修改，从而生成流量，如下所述。