外部 RTL 流量生成器和 AI 引擎仿真 - 2023.2 简体中文

同样的方法也可部署用于驱动从外部 System Verilog/Verilog 流量生成器/测试激励文件到 AI 引擎仿真器或 x86 仿真器的流量。

图 1. XTLM 测试激励文件层级

要生成 AI 引擎封装文件存根模块 (aie_wrapper_ext_tb.v)，请使用以下步骤：

1. 封装文件存根将基于 ADF 计算图中的外部 PLIO 声明来生成。您需要执行 ADF 计算图编译才能生成 scsim_config.json 文件，此文件驻留在 ./Work/config/scsim_config.json 目录中。此配置文件包含有关计算图中声明的 PLIO 的信息。如需了解有关如何执行 ADF 计算图编译和外部 PLIO 声明的更多详细信息，请参阅 AI 引擎工具和流程用户指南(UG1076)。
2. 您可将此配置文件用作为 gen_aie_wrapper.py 脚本的实参以便基于 ADF 计算图中声明的外部 PLIO 自动生成 Verilog 存根模块：

   python3 ${XILINX_VITIS}/data/emulation/scripts/gen_aie_wrapper.py \
   -json Work/config/scsim_config.json --mode <wrapper/vivado> 

   提示： 在 Vitis 安装区域内提供了 Python 脚本，如以上示例所示。该脚本有两种模式：封装文件和 Vivado 模式。默认情况下，该脚本以 Vivado 模式运行。

实例存根的名称必须与计算图中对应外部 PLIO 的名称完全相同，此名称将反映在生成的 aie_wrapper_ext_tb.v 文件内。

运行 gen_aie_wrapper.py 脚本后，生成的 aie_wrapper_ext_tb.v 具有 sim_ipc_axis 模块的实例，可在外部测试激励文件内直接例化。