嵌入式系统设计的术语 - 2023.2 简体中文

Vitis 统一软件平台文档 应用加速开发 (UG1393)

Document ID
UG1393
Release Date
2023-12-13
Version
2023.2 简体中文

以下介绍了您在本文档中会遇到的部分工具和术语。

Vitis 核开发套件
此套件提供了相应的框架,可用于通过使用标准编程语言来为软件和硬件组件设计、构建和调试异构应用。
Vivado Design Suite
它是一种 RTL 语言设计、综合与实现工具,支持硬件设计师创建和导出硬件设计 (.xsa)。
赛灵思支持存档 (.xsa)
这是从 Vivado Design Suite 导出的硬件容器,适合多种用途,包括用于固定平台或可扩展平台内。
固定平台 (.xpfm)
其中包含完整的硬件设计 (.xsa) 和支持性软件文件,用于定义操作系统、库和启动文件。在此上下文中,“固定”表示硬件设计已完成。
可扩展平台 (.xpfm)
Vitis 异构系统设计流程的目标平台。在此上下文中,“可扩展”设计可以进一步加以自定义,方法是通过给平台添加可编程内容(例如,PL 内核及 AI 引擎计算图应用)来构建嵌入式系统。可扩展平台也可用于开发软件,像固定平台一样。
PL 内核 (.xo)
通过向可扩展平台的 PL 区域添加硬件函数即可定义定制硬件。在 Vitis HLS 中可以使用 C++ 代码或者使用 Vivado Design Suite 的 RTL 代码和 IP 封装器功能特性来定义 PL 内核。
Vitis HLS
此高层次综合工具可将 C/C++ 函数转换为 RTL,以供在器件的可编程逻辑 (PL) 区域内加以实现。Vitis HLS 会生成已编译的对象 (.xo) 文件,此文件可导入 Vitis 环境。
Vitis 编译器
您可在其中使用 v++ 命令从 C++ 代码编译 PL 内核 (.xo),以及将多个 PL 内核与硬件平台和 AI 引擎计算图应用相链接来构建器件二进制文件。
PS 应用
这是用户定义的软件应用,可在 AMD MPSoC 或自适应 SoC 器件内的 Arm 处理器上运行,此类器件可以控制 PL 内核及 AI 引擎计算图,并可与之交互。
Xilinx Runtime (XRT) 库
此库可提供 API 和驱动程序以支持您的软件应用控制硬件设计中的 PL 内核及 AI 引擎计算图应用,将数据传输到其中并读取其状态。
AI 引擎内核与计算图应用
Vitis aiecompiler 进行编译,并与嵌入式系统中的 v++ 相链接。内核即 Versal AI 引擎上运行的函数,内核构成数据流计算图应用的基本构建块。AI 引擎计算图应用是具有确定性行为的自适应数据流计算图。
aiecompiler/aiesimulator
这些 Vitis 工具用于 AI 引擎计算图应用的编译和仿真。
器件二进制 (.xclbin) 文件
其中包含用于 Versal 自适应 SoC 的可编程器件镜像 (PDI) 或用于 Zynq MPSoC 的比特流,以及控制硬件设计所需的元数据。