下表显示了加速嵌入式平台可能的 Vitis 输入以及最低要求。
| 输入 | Vitis 可使用的类型 | AXI MM 内核的最低要求 |
|---|---|---|
| 控制接口 | AXI 主接口，源自 PS 或者源自 AXI Interconnect IP 或 SmartConnect IP | 1 个 AXI4‑Lite 主接口，用于内核控制 |
| 存储器接口 | AXI 从接口 | 1 个存储器接口，用于数据交换 |
| 串流接口 | AXI4‑Stream 接口 | 非必需 |
| 时钟 | 多个时钟信号 | 1 个时钟 |
| 中断 | 多个中断信号 | 1 个中断 |
一般要求
- 平台设计中所用不属于标准 Vivado IP 目录的每个 IP 都必须位于 Vivado Design Suite 工程本地。创建可扩展 XSA 时，不支持引用工程外部的 IP 存储库路径。
- 供 Vitis 编译器用于链接至内核的任意平台接口都必须为以下任一接口类型：AXI4、AXI4‑Lite、AXI4‑Stream、中断、时钟或复位类型。
- 具有 AXI 接口（供 Vitis 编译器用于链接至内核）的任何平台 IP 都必须同时包含关联的时钟管脚，才能使
v++根据需要正确推断和插入时钟域交汇逻辑。 - 不支持通过
v++连接器--connectivity.sp和--connectivity.sc指令来处理平台或内核上的定制总线类型和硬件接口。如果 Vitis 编译器需要将含定制总线类型的数据总线连接到内核，则必须将其转换为 AXI4、AXI4‑Lite 或 AXI4‑Stream 接口。
工程类型
要为 Vivado 工程类型创建新的 XSA 平台，请选中RTL Project（RTL 工程）并启用Project is an extensible Vitis platform（工程为可扩展 Vitis 平台）复选框。
创建新工程时，选中Project is an extensible Vitis platform。
要将现有 Vivado 工程更改为可扩展 Vitis 平台工程，请选中（工程管理器 > Flow Navigator 中的设置），并启用Project is an extensible Vitis platform。
set_property platform.extensible true [current_project]添加平台接口
如果块设计中的组件具有 PFM 属性，那么该组件可通过 v++ 连接器来识别，并且可供加速内核使用。
在 Vivado IDE 中，平台接口 (PFM) 属性可在Platform Setup（平台设置）窗口中进行设置，前提是将该工程作为可扩展的平台工程来创建。单击（窗口菜单 > 平台设置）即可打开设置。
4 大平台接口 Tcl API：
- AXI 存储器映射接口：
set_property PFM.AXI_PORT { <port_name> {parameters} <port2> {parameters} ...} [get_bd_cells <cell_name>] -
AXI4‑Stream 接口：
set_property PFM.AXIS_PORT { <port_name> {parameters} <port2> {parameters} ...} [get_bd_cells <cell_name>] - 时钟与复位：
set_property PFM.CLOCK { <port_name> {parameters} <port2> {parameters} ...} [get_bd_cells <cell_name>] - 中断：
set_property PFM.IRQ {pin_name {id id_number range irq_count}} [get_bd_cells <cell_name>]
PFM 属性的要求包括：
- PFM 接口属性的值必须指定为 Tcl 词典，即：名称/"值" 对组成的列表。重要： "值" 必须加引号，并且名称和值均为区分大小写。
-
bd_cell可具有多个 PFM 接口定义。但对于每种类型的 PFM 接口，必须通过一条set_propertyTcl 命令来设置所有端口。 - 对于每个 PFM 接口属性，针对端口对象指定的名称必须与
bd_cell上的外部端口或接口名称相匹配。每个外部端口或接口对象都只能有一个 PFM 接口定义。 - 每种不同类型的 PFM 接口都可具有不同的参数。
- 以 NULL ("") 字符串来设置 PFM 属性将导致删除先前定义的 PFM 接口。
添加 AXI 接口
为支持 AXI 接口，平台需随 AXI 存储器映射主端口 (M_AXI) 声明至少 1 个 AXI 控制接口，并随 AXI 从端口 (S_AXI) 声明至少 1 个存储器接口。这些接口可从 PS 块直接导出或者连接 Interconnect IP。如果此平台不支持 AXI4 内核，则不需要这些接口。
处于安全性原因，如果采用 DFX 平台，则需要 DFX Decoupler IP 来控制内核。DFX Decoupler 解耦器可以在重配置期间关闭通道，防止静态区域的意外请求导致 AXI 接口上出现无效状态，并防止 RP 重配置所生成的随机切换导致静态区域中出现意外的副作用。XRT 将在重配置进程之前开启 DFX Decoupler，在重配置完成后将其关闭。
在 DFX 平台的 Vitis 区域中需要 NoC 存根来为平台导出存储器接口。V++ 连接器可将 PL 内核存储器接口连接到 NoC 存根以访问存储器。
以下是 Tcl 命令语法：
set_property PFM.AXI_PORT { <port_name> {parameters} <port2> {parameters} ...} [get_bd_cells <cell_name>]AXI 控制接口与 AXI 存储器接口共享同一个 PFM.AXI 属性。但其 memport 类型不同。
- Memport
- AXI 控制接口可定义为 M_AXI_GP。存储器接口则使用其他类型：S_AXI_HP、S_AXI_ACP、S_AXI_HPC 或 MIG。
- SP 标签 ID
- （可选）用户定义的 ID，应以字母字符开头。ID 区分大小写。系统端口标签 (
sptag) 属于符号标识，表示平台端口连接的类，例如，S_AXI_HP、S_AXI_ACP 等。多个块设计平台端口可共享同一个sptag。如需了解有关如何使用sptags的更多信息，请参阅 将内核端口映射到存储器。提示： M_AXI_GP 端口不支持sptag属性。 - 存储器
- （可选）指定关联的 MIG IP 实例和
address_segment。memory 标签属于唯一标识，用于将 IP integrator 的“Address Editor”（地址编辑器）中的“Cell Name”（单元名称）列和“Base Name”（基本名称）列组合在一起。此标签将与 Memory Subsystem HIP 连接相关联，在其中，多个块设计平台端口可共享相同的 memory 标签。
导出 AXI Interconnect 主端口和从端口包含下列要求：
- 平台内使用的互连上的所有端口按索引顺序都必须位于任意已声明的平台接口之前。
- 端口索引之间可不含间隙。
- S_AXI_ACP 端口的主 ID 最大数量为 8，因此在已连接的 AXI Interconnect 上，要声明的可用端口必须为 {S00_AXI, S01_AXI, ..., S07_AXI} 之一。请勿声明平台本身内部使用的任何端口。尽可能声明更多端口将能够使
sds++避免级联axi_interconnects。 - S_AXI_HP 或 MIG 端口的主 ID 最大数量为 16，因此在已连接的 AXI Interconnect 上，要声明的可用端口必须为 {S00_AXI, S01_AXI, ..., S15_AXI} 之一。请勿声明平台本身内部使用的任何端口。尽可能声明更多端口将能够使
v++避免在生成的用户系统中出现级联axi_interconnects。 - 在已连接到 M_AXI_GP 端口的互连上声明的主端口的最大数量为 64，因此在已连接的 AXI Interconnect 上，要声明的可用端口必须为 {M00_AXI, M01_AXI, ..., M63_AXI} 之一。请勿声明平台本身内部使用的任何端口。尽可能声明更多端口将能够使
v++避免在生成的用户系统中出现级联axi_interconnects。
以下显示了在 AXI Interconnect IP 上定义 AXI 主端口的示例：
set parVal []
for {set i 2} {$i < 64} {incr i} {
lappend parVal M[format %02d $i]_AXI \
{memport "M_AXI_GP"}
}
set_property PFM.AXI_PORT $parVal [get_bd_cells /axi_interconnect_0]以下显示了在 SmartConnect IP 上定义含 MIG 的 AXI 存储器端口的示例：
set parVal []
for {set i 1} {$i < 16} {incr i} {
lappend parVal S[format %02d $i]_AXI
{memport "MIG" sptag "Bank0"}
}
set_property PFM.AXI_PORT $parVal [get_bd_cells /smartconnect_0]以下提供了控制接口和存储器接口的 PFM.AXI_PORT 设置示例。
set_property PFM.AXI_PORT {
M_AXI_HPM1_FPD {memport "M_AXI_GP"}
S_AXI_HPC0_FPD {memport "S_AXI_HPC" sptag "HPC0" memory "zynq_ultra_ps_e_0 HPC0_DDR_LOW"}
S_AXI_HPC1_FPD {memport "S_AXI_HPC" sptag "HPC1" memory "zynq_ultra_ps_e_0 HPC1_DDR_LOW"}
S_AXI_HP0_FPD {memport "S_AXI_HP" sptag "HP0" memory "zynq_ultra_ps_e_0 HP0_DDR_LOW"}
S_AXI_HP1_FPD {memport "S_AXI_HP" sptag "HP1" memory "zynq_ultra_ps_e_0 HP1_DDR_LOW"}
S_AXI_HP2_FPD {memport "S_AXI_HP" sptag "HP2" memory "zynq_ultra_ps_e_0 HP2_DDR_LOW"}
} [get_bd_cells /ps_e]zynq_ultra_ps_e_0 是 Zynq UltraScale+ MPSoC 模块的实例名称，HPC0_DDR_LOW 是地址范围名称。添加 AXI 串流接口
为支持 AXI4‑Stream 串流内核，平台需声明对应的 AXI4‑Stream 主接口或从接口。
AXI4‑Stream 内核接口是使用 PFM.AXIS_PORT sptag 接口属性和与 v++ 连接器匹配的 connectivity.sc 命令实参指定的。
以下是 Tcl 命令语法：
set_property PFM.AXIS_PORT { <port_name> {parameters} <port2> {parameters} ...} [get_bd_cells <cell_name>]实参描述
- Port_name
- AXI4‑Stream 端口名称。
- 参数
- 类型值：串流接口端口类型。有效的类型值包括：
- M_AXIS：通用 AXI 主端口
- S_AXIS：高性能 AXI 从端口
示例
set_property PFM.AXIS_PORT {AXIS_P0 {type "S_AXIS"}} [get_bd_cells /zynq_ultra_ps_e_0]添加时钟和复位
对于 DFX 平台，静态区域和动态区域可拥有自己的时钟信号和复位信号。在此情况下，静态区域内需要使用 Clock Wizard，这样设备树生成器 (DTG) 才能生成正确的设备树以描述此时钟拓扑。
您可随平台导出任意时钟源，但对于每个时钟，您还必须使用平台中的 Processor System Reset IP 块来导出已同步的复位信号。如需了解有关定义时钟和复位的详细信息，请参阅 Vitis-Tutorials/Vitis_Platform_Creation。PFM.CLOCK 属性可在 BD 单元、外部端口或外部接口上进行设置。
在前图中，您可以看到平台时钟的详细信息。平台必须启用至少一个时钟，并将其指定为默认时钟。
以下是用于设置 PFM.CLOCK 属性的 Tcl 命令：
set_property PFM.CLOCK { <port_name> {parameters} \
<port2> {parameters} ...} [get_bd_cells <cell_name>]添加中断
在 v++ 链接阶段期间，Vitis 编译器将把内核 interrupt 信号自动连接到该平台中的 IRQ。但这需要使用 PFM.IRQ 属性来定义平台上的中断，如下所示：
set_property PFM.IRQ {pin_name {id id_number}} bd_cell
set_property PFM.IRQ {port_name {id id_number range irq_count}} [get_bd_cell <cell_name>]实参描述
- Port_name
-
bd_cell的 IRQ 端口名称。 - id_number
- 范围介于 0 到 127 之间的整数，用于指定 IRQ 编号和起始编号（如果已指定范围）。
- irq_count
- 用于标记接口，否则这些接口可能用于参数传输以指定总线大小（例如，中断控制器 intr 接口）。
此示例显示了如何对 axi_intc_0 intr 端口启用 32 个 IRQ 输入。
set_property PFM.IRQ {intr {id 0 range 32}} [get_bd_cells /axi_intc_0]在“IP customization”（IP 自定义）对话框中，选中 PS PMC 配置命令，然后选中Interrupts（中断），即可找到 AMD Versal™
CIPS IP 核的中断。您可在此处为平台上使用的 CIPS IP 启用中断。然后，您必须在平台上启用中断以便 v++ 在链接期间建立连接。在“Block Design”（块设计）的“Platform Setup”（平台设置）选项卡上，选中Interrupt，然后启用 CIPS IP 上显示的中断，如下所示。如需了解更多信息，请参阅
Versal 自适应 SoC 硬件、IP 和平台开发方法指南(UG1387) 的“为基于平台的设计流程创建硬件平台”。
set_property PFM.IRQ {pl_ps_irq9 {is_range "false"} pl_ps_irq10 {is_range "false"}} [get_bd_cells /versal_cips]仅适用于 DFX 的平台设置
- 地址间隙设置
- 对于动态区域，必须设置地址范围，这样在 V++ 完成链接阶段后，CIPS 和 SmartConnect 才能对动态区域中的内核进行寻址。
- 为 DFX 设置块设计容器 (BDC)
- 为 DFX 更新 Vitis 区域 BDC 属性，为此容器冻结边界，并在此容器上启用 Dynamic Function eXchange。
- 设置 DFX 平台属性
-
# Specify that this platform supports DFX set_property platform.uses_pr true [current_project] # Specify the dynamic region instance path for hardware run set_property platform.dr_inst_path {design_1_i/VitisRegion} [current_project] # Specify the dynamic region instance path for emulation set_property platform.emu.dr_bd_inst_path {design_1_wrapper_sim_wrapper/design_1_wrapper_i/design_1_i/VitisRegion} [current_project]
导出可扩展平台
硬件平台以 XSA 文件格式进行封装。有 2 种类型的 XSA 格式：用于嵌入式软件开发的固定 XSA 和用于 Vitis 应用加速工程的可扩展 XSA。要为 Vitis 应用加速流程创建嵌入式平台，必须使用可扩展 XSA。
当 Vivado 工程类型设置为extensible Vitis platform（可扩展 Vitis 平台）时，可通过（文件 > 导出 > 导出平台）菜单命令启动Export PlatformWizard（导出平台向导）。
“Export Platform”Wizard（导出平台向导）包含 5 个页面，旨在帮助您导出可扩展平台 XSA：
- “Platform Type”（平台类型）
- 此“平台类型”页面用于指定 XSA 以支持硬件仿真和硬件目标。
- “Platform State”（平台状态）
- 此“平台状态”页面用于指定 XSA 以包含平台实现或者仅包含综合。
- “Platform Properties”（平台属性）
- 此“平台属性”页面用于定义平台属性，并允许您指定 Tcl 脚本和 XDC 约束，供 Vitis 编译器在构建系统时使用。
- “Output File”（输出文件）
- 此“输出文件”页面用于指定输出文件名和位置。
- “Summary”（汇总）
- 此“汇总”页面用于报告将在导出期间使用的各项设置。
在Export Hardware PlatformWizard（导出硬件平台向导）中，请选择平台类型。有 3 种类型的平台：仅用于在硬件上运行的平台，仅用于硬件仿真的平台或者既可在硬件仿真中运行也可在硬件上运行的平台。这些选项之间的差异在于：如果仿真不支持某些模块，那么您应创建独立的仿真专用设计、将其导出为“硬件仿真”平台，然后使用“Combine XSAs”（组合 XSA）选项来将硬件 XSA 与硬件仿真 XSA 组合为能够同时执行这两项作业的单一 XSA。
对于基础平台，请使用以下步骤：
- 选择Hardware and Hardware Emulation（硬件和硬件仿真）。单击Next。
- 选择Pre-synthesis for Platform State（平台状态预综合）。仅当创建 DFX 平台时才需要执行实现后操作。单击Next。
- 输入Platform Properties（平台属性）。单击Next。
- 输入 XSA 文件名，然后导出目标目录。单击Next。
- 检查汇总信息，然后单击Finish（完成）。
您还可在命令行中使用以下命令来执行此操作：
set_property pfm_name {vendor:board:name:version} [get_files <bd_file>]
write_hw_platform -hw -force <XSA file>
#emulation XSA
set_property platform.platform_state "pre_synth" [current_project]
write_hw_platform -hw_emu -force -file vck190_custom_dfx_hw_emu.xsa
#hardware and RP XSA
set_property platform.platform_state "impl" [current_project]
write_hw_platform -force -fixed -static -file vck190_custom_dfx_static.xsa
write_hw_platform -force -rp design_1_i/VitisRegion vck190_custom_dfx_rp.xsa要创建硬件 XSA 与硬件仿真 XSA 并将两者组合，请使用以下命令：
write_hw_platform -hw <hw_platform>
write_hw_platform -hw_emu <hw_emu_platform>
combine_hw_platform -hw <hw_platform> -hw_emu <hw_emu_platform> -o <combined_platform>