生成并打开时间线轨迹 - 2023.2 简体中文

Vitis 统一软件平台文档应用加速开发 (UG1393)

Document ID

UG1393

Release Date

2023-12-13

Version

2023.2 简体中文

要生成Timeline Trace（时间线轨迹）报告，必须完成以下步骤，在命令行流程中启用时间线和器件追踪数据收集：

链接期间，使用 v++ --profile 选项向内核添加 Acceleration Monitor 和 AXI Performance Monitor 以检测 FPGA 二进制文件，如 --profile 选项中所述。例如，请将 --profile.data 添加到 v++ 链接命令行中：
```
v++ -g -l --profile.data all:all:all ...
```
在构建进程中完成内核检测后，在执行应用运行时期间还必须通过编辑 xrt.ini 文件以启用数据收集。如需了解更多信息，请参阅 xrt.ini 文件。
以下 xrt.ini 文件可在运行应用时启用最大量的信息收集：
```
[Debug]
opencl_trace=true
device_trace=fine
stall_trace=all
```
提示：如果您收集大量追踪数据，您可能需要在 xrt.ini 中使用 --profile.trace_memory 搭配 v++ 命令，并使用 trace_buffer_size 关键字。

运行应用后，将在名为 opencl_trace.csv 和 device_trace_0.csv 的 CSV 文件中捕获“时间线轨迹”数据。
在 Vitis 分析器工具中，可打开应用执行期间生成的Run Summary（运行汇总）来查看此 CSV 报告。您可以使用以下命令启动 Vitis 分析器并打开此Run Summary：
```
vitis_analyzer xrt.run_summary
```
提示：默认情况下，Timeline Trace显示在层级视图中，此视图根据设计层级呈现信息但占用大量显示空间。替代方法是“平铺”时间线显示以消除线之间不必要的间隔。通过选择工具栏上的Flatten Signal（平铺信号）命令来执行此操作。当可使用的显示区域较小或者比较多个追踪文件时，可以使用此功能。