Vitis 工具允许您使用平台中定义的默认时钟、软件可缩放时钟或从硬件设计中的 MMCM 生成的固定频率时钟来创建设计。该解决方案专为满足针对多重时钟设置的开发板设计要求而生，这类要求常见于 PL 内核、AI 引擎计算图与 GT 之类的平台 IP 自身及其彼此之间。
如 识别平台时钟 中所述，平台包含可缩放时钟，可按默认频率使用，或者可由 XRT 缩放至不同指定频率，或者也可按需缩放以满足时序要求。平台还包含固定时钟，可按默认频率使用，或者通过可使用 MMCM 对默认频率进行分频或倍频来生成的其他频率。
时钟频率可使用 --freqhz 选项来指定，用于 AI 引擎、PL 内核或用于链接系统工程。指定 --freqhz 选项时，v++ 连接器会检验与预定义的平台时钟相关的频率，并选择要使用的时钟。如果频率与某一预定义时钟相匹配，那么该工具会就使用此时钟。如果频率接近平台时钟频率，将选中平台时钟，但如果没有任何时钟接近所需频率，则将通过向设计插入 Clock Wizard 来生成时钟。
在系统链接进程期间，您可将多个内核连接到平台，并使用不同的时钟频率来指定多个 --freqhz 选项。每个内核或内核的每个独特实例 (CU) 均可连接到指定时钟频率，如 v++ 常规选项 中的 --freqhz 选项语法所示。
v++ -l -t hw –platform <pfm_name> --freqhz=200000000:mm2s \
--freqhz=200000000:s2mm –config system.cfgv++ --link 命令期间生成的 automation_summary_pre_synthesis.txt 以验证 AI 引擎内核与系统中的 PL 内核的时钟分配，如下图所示。
在某些情况下，只能实现近似指定 --freqhz 的时钟频率。在这些情况下，您可指定 --clock.default_tolerance 以指明可接受的频率范围。如果在可接受的容限内无法满足指定时钟频率，就会发出警告并使用最接近的默认时钟。
您可参阅 automation_summary_pre_synthesis.txt 报告，识别用于编译和链接的时钟频率。此报告是在链接期间的预综合步骤中生成的，因此您无需等待进程完成即可查看。在编译中，使用的是指定的时钟频率，但对于链接，时钟频率是根据指定值、时钟容限和可用时钟来确定的。
平台时钟也有时钟索引用于识别特定时钟 ID，而不只是时钟频率。时钟 ID 用于定义网络路径，包括平台设计中的起点和终点。要在设计中指定时钟，一般应使用 --freqhz 选项，而不是时钟 ID。仅当您希望 v++ 沿此内核路径为所有 IP 插入通用时钟网络时，才应指定时钟 ID (--clock.ID)。