在 Vitis 核开发套件中，Alveo 数据中心加速卡和定制嵌入式平台为设计奠定了基础。目标器件可包括 AMD Versal™
自适应 SoC、Zynq UltraScale+ MPSoC、Kria SOM 或 AMD UltraScale+™
FPGA。这些器件包含可编程逻辑 (PL) 区域，用于加载并执行器件二进制文件 (.xclbin)，此文件可包含并连接 PL 内核作为已编译的对象 (.xo) 文件，并且可包含 AI 引擎计算图。
可扩展的 Alveo 加速卡和定制嵌入式平台包含一个或多个接口，用于对接全局存储器（DDR 或 HBM），并包含可选串流接口用于连接到其他资源，例如，AI 引擎和外部 I/O。PL 内核可通过全局存储器接口 (m_axi) 或串流接口 (axis) 来访问数据。PL 内核的存储器接口必须连接到可扩展平台的存储器接口。PL 内核的串流接口可连接到平台、其他 PL 内核或 AI 引擎阵列的任意串流接口。基于存储器的连接和串流连接均通过 Vitis 链接选项来定义，如 链接系统 中所述。
在 AMD 器件二进制文件 (.xclbin) 的 PL 区域中可以实现多个内核 (.xo)，从而实现显著的应用加速。单一内核也可以多次进行例化。内核实例或计算单元数量属于可编程要素，最大值为 31，根据构建器件二进制文件时指定的链接选项即可确定此数量。
对于 Versal 器件，.xclbin 文件还可包含已编译的 AI 引擎计算图应用 (libadf.a)。计算图应用由多个节点和边缘组成，其中节点表示计算内核函数，边缘则表示数据连接。内核函数是 ADF 计算图应用的基本构建块。内核在数据串流上执行运算，耗用输入数据块并生成输出数据块。libadf.a 和 PL 内核 (.xo) 均与目标平台 (.xpfm) 相链接，以定义硬件设计。AI 引擎可由 PL 内核通过 axis 接口来驱动。AI 引擎也可通过 Arm 处理器 (PS) 利用 Versal 自适应 SoC 器件上的计算图和 GMIO 中的运行时参数 (RTP) 来控制。如需了解更多信息，请参阅
AI 引擎工具和流程用户指南(UG1076)。