重要： 如 适用于 Vitis 内核流程的接口 中所述，AXI4 适配器接口即 Vitis HLS 用于 Vitis 应用加速开发流程的默认接口，但在 Vivado IP 流程中也同样支持这些接口。AXI4‑Stream 加速器适配器是软核 AMD LogiCORE™
知识产权 (IP)，作为基础架构块用于将硬件加速器连接到嵌入式 CPU。
Vitis HLS 支持的 AXI4 接口包括 AXI4‑Stream 接口 (axis)、AXI4‑Lite (s_axilite) 和 AXI4 主接口 (m_axi)。如需了解有关 AXI4 接口的完整说明（包括时序和端口），请参阅
Vivado Design Suite：AXI 参考指南(UG1037)。如前述章节所述，AXI4 接口通过实现适配器来根据协议管理通信。没有任何其他 Vitis HLS 接口可用于实现此类适配器。
- m_axi
- 仅在阵列和指针（以及 C++ 中的引用）上指定。
m_axi模式用于指定 AXI4 存储器映射接口。提示： 您可将捆绑实参组合到单个m_axi接口内。 - s_axilite
- 仅限在除串流外的任意类型的实参上指定此协议。
s_axilite模式用于指定 AXI4‑Lite 从接口。提示： 您可将多个实参捆绑到单个s_axilite接口内。 - axis
- 仅限在输入实参或输出实参上指定此协议，而不得在输入/输出实参上指定。
axis模式用于指定 AXI4‑Stream 接口。
提示： AXI 协议要求采用低电平有效复位。如果您的设计使用 AXI 接口，那么该工具将定义此复位级别并显示警告，前提是
syn.rtl.reset_level 设为高电平有效，这是默认设置。