在 Vitis Unified IDE 中，HLS 组件层级的结构如下：<workspace>/<component>/<component>/hls/。您可在 Vitis Component Explorer（Vitis 组件资源管理器）中选中 HLS 组件，然后从右键单击菜单中选中Open In Terminal（在终端中打开），以浏览组件文件夹的内容。
完成综合后，就会在 <component>/hls 文件夹内创建 syn 文件夹。该文件夹包含以下元素：
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verilog 和 vhdl 文件夹包含输出 RTL 文件。
- 顶层文件与综合的顶层函数同名。
- 针对尚未内联到更高层次的函数中的每个子函数，都会创建一个 RTL 文件。
- 此外还可能包含其他 RTL 文件，用于实现 RTL 层级的子块，例如，块 RAM 和流水打拍乘法器。
- report 文件夹包含顶层函数的报告文件，对于 HLS 编译器尚未内联到更高层次函数中的每个子函数，还各包含一个报告文件。顶层函数的报告提供了有关整个设计的详细信息。
重要： 请勿将 syn/verilog 或 syn/vhdl 文件夹内生成的 RTL 文件直接用于在 Vivado 工具内进行综合。必须改用由封装进程生成并导出的输出文件，如 封装 RTL 设计 中所述。HLS 编译器有时会使用来自已综合的 RTL 代码中的 Vivado IP 目录的 IP（例如，浮点设计），并且 verilog 和 vhdl 文件夹将不包含完整的设计。