虽然 FPGA 可使用 Verilog 或 VHDL 等低层次硬件描述语言 (HDL) 来编程，但现在已有多种高层次综合 (HLS) 工具可以采用以 C/C++ 之类的更高层次的语言编写的算法描述，并将其转换为 Verilog 或 VHDL 等低层次的硬件描述语言。这样下游工具即可对转换后的语言进行处理，以便对 FPGA 器件进行编程。
此类流程的主要优势在于，您可使用诸如 C/C++ 等编程语言来编写高效代码，并将代码转换为硬件，但这类编程语言的优势仍能得以完整保留。此外，写好代码乃是软件设计师的专长，比学习新的硬件描述语言更简单。但要实现可接受的结果质量 (QoR)，仍需要额外工作（例如，重写软件）以帮助 HLS 工具实现期望的性能目标。在接下来的几个章节内，将探讨如何首先识别部分宏观级别架构最优化以明确程序结构，并聚焦更细化的微观级别架构最优化来实现性能目标。