使用浮点核来实现设计时，浮点核的位精确模型必须可供 RTL 仿真器使用。如果使用 Vivado 逻辑仿真器执行 RTL 仿真，则会自动完成此操作。但是，对于受支持的 HDL 第三方仿真器，AMD 浮点库必须预编译并添加到仿真器库中。
例如，要在 Verilog 中编译 AMD 浮点库以搭配 VCS 仿真器一起使用，请打开 Vivado IDE，在 Tcl 控制台窗口中输入以下命令：
compile_simlib -simulator vcs_mx -family all -language verilog这样即可在 VCS 的当前目录中创建浮点库。请参阅 Vivado 的“Tcl Console”窗口以获取目录名称。在此示例中，名称为 ./rev3_1。
您必须在 Vitis Unified IDE 中引用此库，方法是指定cosim.compiled_library_dir 配置文件（如 协同仿真配置 中所述），或者使用以下命令运行 C/RTL 协同仿真：
cosim_design -tool vcs -compiled_library_dir <path_to_library>/rev3_1