顶层函数综合后即变为 RTL 设计的顶层模块。未内联的所有子函数都会被综合到 RTL 设计中的独立模块内。顶层函数的实参是作为硬件中的接口端口来实现的,如 HLS 设计接口 中所述。无法从外部访问内核使用的全局变量。供测试激励文件(或其他已编译的内核或主机)及内核本身访问的任意变量都应定义为顶层函数的实参。
重要: 顶层函数不得采用静态函数。
综合后,设计中每个函数都有其自己的综合报告和 HDL 文件(Verilog 和 VHDL)。
顶层函数综合后即变为 RTL 设计的顶层模块。未内联的所有子函数都会被综合到 RTL 设计中的独立模块内。顶层函数的实参是作为硬件中的接口端口来实现的,如 HLS 设计接口 中所述。无法从外部访问内核使用的全局变量。供测试激励文件(或其他已编译的内核或主机)及内核本身访问的任意变量都应定义为顶层函数的实参。
综合后,设计中每个函数都有其自己的综合报告和 HDL 文件(Verilog 和 VHDL)。