这是 Zynq 中最常见的交叉触发用例之一。在 FPGA CTI 上有 4 个触发输入，可通过配置这些输入来中止 (EDBGRQ) 两个 CPU 中的任何一个 CPU。同样，当 CPU 中止 (DBGACK) 时，可触发 4 个 FPGA CTI 触发输出。FPGA 触发输入和输出可连接到 ILA 核以便 ILA 触发器中止一个或多个 CPU，并且两个 CPU 中的任何一个中止时，可触发 ILA 以捕获其监控的信号。如需了解有关在 Vivado Design Suite 中设置到 FTM 的交叉触发的更多详细信息，请参阅 Vivado Design Suite 教程：嵌入式处理器硬件设计(UG940) 中的“设计的交叉触发”部分。