受支持的运算符和 DPU 限制 - 3.5 简体中文

Vitis AI 用户指南 (UG1414)

Document ID
UG1414
Release Date
2023-09-28
Version
3.5 简体中文

AMD 致力于持续不断改进 DPU IP 和编译器,以期在增加受支持的运算符的同时提升性能。下表列出了 DPU 可支持的部分典型运算和配置,例如,内核大小和步幅。如果运算配置超出这些限制,则会将运算符分配到 CPU。此外,DPU 可支持的运算符还取决于 DPU 类型、ISA 版本和配置。

您可根据自己的需求配置 DPU。您可以为 DPU 参考设计工程选择引擎、调整内部参数并创建自己的 DPU IP,但不同配置之间的限制可能存在较大差异。请使用以下产品指南了解配置信息,或者搭配您的 DPU 配置来编译模型。编译器会告诉您哪些运算符可分配给 CPU。该表显示了每个 DPU 架构的特定配置。

  • 《适用于 Zynq UltraScale+ MPSoC 的 DPUCZDX8G 产品指南》(PG338)
  • 适用于卷积神经网络的 DPUCAHX8H 产品指南(PG367)

  • 《适用于 Versal 自适应 SoC 的 DPUCVDX8G 产品指南》(PG389)
  • 《适用于卷积神经网络的 DPUCVDX8H v1.0 LogiCORE IP 产品指南》(PG403)
  • 适用于 Versal 自适应 SoC 的 DPUCV2DX8G 产品指南(PG425)

以下运算符最初在不同深度学习框架内定义。编译器可自动解析这些运算符、将其转换为 XIR 格式并将其分配到 DPU 或 CPU。此外,还列出了这些运算符部分支持的工具。您可以使用 检查浮点模型 来检查模型中的运算符。