存储器和高级 I/O 接口 - 2023.2 简体中文

Versal 自适应 SoC 开发板系统设计方法指南 (UG1506)

Document ID
UG1506
Release Date
2023-11-15
Version
2023.2 简体中文

使用 AMD 存储器 IP 和 Advanced IO Wizard IP 时,需要执行额外 I/O 管脚分配步骤。自定义 IP 后,即可将顶层 IP 端口分配到 Vivado IDE 中经过细化或综合的设计中的物理封装管脚。与每个存储器 IP 或 Advanced IO Wizard IP 关联的所有端口都组合在一起并连接到同一个 I/O 端口接口,以便于识别和分配。所提供的 Advanced I/O Planner 可帮助您将 I/O 管脚组分配到物理器件管脚上的 XPHY NIBBLESLICE 中。欲知详情,请访问此链接以参阅 Versal 自适应 SoC SelectIO 资源架构手册(AM010) 中的相应内容、访问此链接以参阅 Advanced I/O Wizard LogiCORE IP 产品指南(PG320) 中的相应内容,或者请参阅对应存储器 IP 的产品指南。

重要: 如需了解有关设计和管脚分配准则的信息,请访问此链接以参阅 Versal 自适应 SoC PCB 设计用户指南(UG863) 中的相应内容。请遵循本指南中的走线长度匹配建议进行操作,验证使用的终端是否准确,并在 Advanced I/O Planner 中完成 I/O 分配后通过运行 DRC 来确认管脚分配。