您可对以下类型的工程执行 I/O 管脚分配:
- I/O 管脚分配工程
- I/O 管脚分配工程作为简单的起点,支持您指定选定 I/O 约束,并从已定义的管脚生成顶层 RTL 文件。
- RTL 工程
- RTL 工程允许综合和实现,支持更全面的设计规则检查 (DRC)。RTL 工程还允许生成 IP 核,这些 IP 核对于存储器接口管脚分配、高性能 XPHY 逻辑和使用 GT 的所有核都至关重要。建议: AMD 建议使用 Vivado IP integrator 来生成复杂 IP(如 MRMAC 或 DCMAC),因为此类 IP 需块自动化设置才能将硬核块正确连接到 GT 四通道。
您可以在综合后网表上运行更全面的 DRC。设计实现与 PDI 生成后也同样如此。因此,AMD 建议使用包含时钟组件和部分基本逻辑的骨架设计来实践 DRC。这有助于确保开发板的管脚定义后续不会引发任何问题。
推荐的验收流程为:运行 RTL 工程直至 PDI 生成环节,以实践全部 DRC。但是,并非所有设计周期都有足够时间用于完成此流程。通常必须先定义 I/O 配置,然后再实现可综合的 RTL。虽然 Vivado 工具支持 RTL 前 I/O 管脚分配,但只能执行基本级别的 DRC。或者,您可使用含 I/O 标准和管脚分配的虚拟顶层设计来帮助执行 bank 分配规则相关的 DRC。