为 SSI 技术 Versal 器件规划管脚分配时，重要的是确认 XPIO bank 位于底部 SLR (SLR0) 内，而不是像先前列式架构一样遍布整个 SLR。大多数情况下，与 XPIO 外部接口关联的逻辑必须与 I/O 和 XPHY 逻辑位于相同 SLR 内。如果使用硬化的 DDR 存储器控制器，则关联的数据移动可利用专用 NoC 布线越过 NoC 延续至另一个 SLR，而不会造成额外的 PL 设计实现复杂性。决定外部接口的布局时，应考量的事项包括：
- 对于较小的接口，请将所有管脚组合到单个 XPIO bank 内
- 对于较大的接口，请将所有管脚组合到多个相邻的 XPIO bank 内
- 将硬化的 DDR 存储器控制器布局在无权访问 PL 的角点 bank 内
- 跨 XPIO bank 均衡分配 CCIO 或 CMT 组件
- 对于 GT 接口，请将所有 GT 管脚组合到最少量的四通道内
- 对于连接到其他硬核 IP（例如，PCIe、MRMAC 或 DCMAC）的 GT 接口，请将所有 GT 管脚与硬核 IP 保留在同一个 SLR 内，并使这些 GT 管脚与硬核 IP 位于 SLR 的同一侧（左侧或右侧），理想情况下最好位于相同或相邻的时钟区域内
- 对于需要访问 MMCM 或时钟多路复用器资源的 GT 接口，请将 GT 管脚与 XPIO 布局在相同 SLR 内，以降低时钟布线使用率