DDR4 信号的时序约束规则

Versal 自适应 SoC PCB 设计用户指南 (UG863)

Document ID: UG863
Release Date: 2023-09-14
Revision: 1.7 简体中文

下表定义了各信号组的时序约束及其目标，用户可根据此处表中所示在 PCB 布局软件工具中输入时序约束。为了确定偏差，应始终包括自适应 SoC 封装延迟。

表 1. DDR4 信号的偏差约束规则（组件）¹
偏差约束	管脚对组合	最小值 (ps)	最大值 (ps)	组	目标
地址到时钟²	自适应 SoC 到 DDR4 组件	-34	-50	A[17] 和 A[13:0] RAS_N/A[16] CAS_N/A[15] WE_N/A[14] BA[1:0] BG[1:0] ACT_N CKE CS_N ODT PAR	CK_T
时钟^2,3	自适应 SoC 到 DDR4 组件	0	2	CK_T CK_C	-
数据到 DQS⁴	自适应 SoC 到 DDR4 组件	-100	+100	DQ（4/8 位） DM/DBI（如果存在）	DQS_T
DQS^3,4	自适应 SoC 到 DDR4 组件	0	2	DQS_T DQS_C	-
时钟到 DQS⁴	自适应 SoC 到 DDR4 组件	-149	+1796	CK_T	DQS_T
所有偏差计算都包括自适应 SoC 封装延迟。每个 DDR4 组件应有各自的约束集（例如，自适应 SoC 到 DRAM 1、自适应 SoC 到 DRAM 2 等）。哪个信号快或慢不重要，但二者的时间差不应超过规定值。每个字节/半字节/DQS 对应有各自的约束集。

表 2. DDR4 信号的偏差约束规则 (DIMM)¹
偏差约束	管脚对组合	最小值 (ps)	最大值 (ps)	组	目标
地址到时钟²	自适应 SoC 到 DIMM	-8	+8	A[17] 和 A[13:0] RAS_N/A[16] CAS_N/A[15] WE_N/A[14] BA[1:0] BG[1:0] ACT_N CKE CS_N ODT PAR	CK_T
时钟^2,3	自适应 SoC 到 DIMM	0	2	CK_T CK_C	-
数据到 DQS⁴	自适应 SoC 到 DIMM	-100	+100	DQ（4/8 位） DM/DBI（如果存在）	DQS_T
DQS^3,4	自适应 SoC 到 DIMM	0	2	DQS_T DQS_C	-
时钟到 DQS⁴	自适应 SoC 到 DIMM	-150	+150	CK_T	DQS_T
所有偏差计算都包括自适应 SoC 封装延迟。每个 DDR4 DIMM 应有各自的约束集（例如，自适应 SoC 到 DIMM 1、自适应 SoC 到 DIMM 2 等）。哪个信号快或慢不重要，但二者的时间差不应超过规定值。每个字节/半字节/DQS 对应有各自的约束集。