下表显示了 DDR4 应用需要使用的信号。根据所使用的特定 DDR4 架构，信号列表可能略有不同。
重要： 对于双插槽 DIMM 拓扑结构，应将 DIMM #0 布局在离自适应 SoC 最远的连接器上，以降低 SI 反射的影响。DIMM #1 连接器应布局在离自适应 SoC 最近的地方。
| 信号 | 描述 | 所需 PCB 终端 1 | 信号布线方法 |
|---|---|---|---|
| 时钟信号 | |||
| CK_T/CK_C 2 | 地址/命令时钟 | 请参阅 图 2 | 飞越式 |
| 地址信号 | |||
| A[17] 和 A[13:0] | 地址 | 39Ω 到远端 VTT | 飞越式 |
| RAS_N/A[16] | 行访问选通 | 39Ω 到远端 VTT | 飞越式 |
| CAS_N/A[15] | 列访问选通 | 39Ω 到远端 VTT | 飞越式 |
| WE_N/A[14] | 写入使能 | 39Ω 到远端 VTT | 飞越式 |
| BA[1:0] | bank 地址 | 39Ω 到远端 VTT | 飞越式 |
| BG[1:0] | bank 组 | 39Ω 到远端 VTT | 飞越式 |
| 命令/控制信号 | |||
| ACT_N | 激活命令 | 39Ω 到远端 VTT | 飞越式 |
| CKE | 时钟使能 | 39Ω 到远端 VTT | 飞越式 |
| CS_N | 芯片选择 | 39Ω 到远端 VTT | 飞越式 |
| ODT | 片上终端使能 | 39Ω 到远端 VTT | 飞越式 |
| PAR | 命令/地址奇偶校验 | 39Ω 到远端 VTT | 飞越式 |
| 数据信号 | |||
| DQ 字节/半字节 （每个字节/半字节各 8 位或 4 位） |
数据 | 无，使用 ODT | 点对点 |
| DM/DBI （如果存在，每个字节 1 个） |
数据掩码/数据总线反转 | 无，使用 ODT | 点对点（如果未使用，则 4.7kΩ 上拉到 VDDQ） |
| 数据选通信号 | |||
| DQS_T/DQS_C （每个字节/半字节 1 对） |
数据选通 | 无，使用 ODT | 点对点 |
| 杂项信号 | |||
| RESET_N | 复位 | 4.7 kΩ 到远端 GND | 飞越式 |
| 仅限 DDR4 器件/DIMM | |||
| ALERT_N（器件） | CRC 错误标志开漏输出 | 如果系统中未使用，应将同一接口中的所有 ALERT_N 管脚通过 50Ω 电阻器绑定到 DRAM VDD | 共享上拉 |
| TEN（器件） | 连接测试模式输入 | 500Ω 到 GND | 每个存储器器件 1 个 |
| ZQ（器件） | 校准参考 | 240Ω 到 GND | 每个存储器器件 1 个 |
| EVENT_N (DIMM) | 温度事件开漏输出 | 将同一接口中的所有 EVENT_N 管脚通过 4.7 kΩ 电阻器绑定到 VDDSPD | 共享上拉 |
| 仅限自适应 SoC | |||
|
IO_VR_700 IO_VR_800（如果存在） |
校准参考 |
240Ω 到 VCCO_700 240Ω 到 VCCO_800（如果存在） |
|
重要： 对于单列和单插槽 RDIMM 配置，若 Vivado AXI NoC IP 自定义工具中的“Future Expansion for PCB Design”选项使用“Optimum”设置，则半字节中的 DDR4 输出时钟管脚 site 位置交换。CK_T 管脚位于 N site 位置，CK_C 管脚位于 P site 位置。这是已知行为，在操作期间不会对功能产生任何影响。请勿在外部存储器接口上手动交换这些管脚，否则会导致 DDR4 时钟与其余外部信号不同相。
命令/地址/控制 (CAC) 信号采用远端终端以飞越方式布线。DQ 和 DQS 信号为点对点布线。下图显示了飞越式布线和点对点布线的例子。
图 1. 点对点 (DQ/DQS) 布线和飞越式 (CAC) 布线
重要： 创建 DDR4 接口时，接口中的所有组件必须相同（即共享同一器件编号、数据宽度、密度和速度等级）。
图 2. 差分时钟 CK_T/CK_C 的远端终端（仅限组件接口）
