下表定义了 LPDDR4/4x 信号的布线规则。
| 参数 | 值 |
|---|---|
| 阻抗规则 | |
| 单端 CAC 1 和数据信号的阻抗 | 45Ω ±10% |
| 差分时钟和数据选通信号的阻抗 | 82Ω ±10% |
| 走线长度规则（从自适应 SoC 到最远器件或终端） | |
| CAC 信号的最大 PCB 走线长度 | 3600 mil（仅在内部信号层上布线） |
| 数据信号的最大 PCB 走线长度 | 3600 mil（在内部信号层上布线，距离自适应 SoC 深度不超过 45 mil） |
| CAC 和时钟信号的间隔规则 | |
| 同一通道内 CAC 信号之间的最小间隔 2 |
2H 3 ，但是： 自适应 SoC 或 LPDDR4/4x 器件下为 1H |
| 同一通道内 CAC 信号与时钟信号之间的最小间隔 2 |
5H 3 ，但是： 自适应 SoC 或 LPDDR4/4x 器件下为 2H |
| 同一通道内 CAC/时钟信号与数据/选通信号之间的最小间隔 2 |
7H 3 ，但是： 自适应 SoC 或 LPDDR4/4x 器件下为 2H |
| 数据与数据选通信号的间隔规则 | |
| 同一字节内数据信号之间的最小间隔 |
2H 3 ，但是： 自适应 SoC 或 LPDDR4/4x 器件下为 1H |
| 同一字节内数据信号与数据选通信号之间的最小间隔 |
5H 3 ，但是： 自适应 SoC 或 LPDDR4/4x 器件下为 1H |
| 不同字节间的数据/选通信号之间的最小间隔 |
7H 3 ，但是： 自适应 SoC 或 LPDDR4/4x 器件下为 2H |
| 同一通道内数据/选通信号与其他信号之间的最小间隔 2 |
7H 3 ，但是： 自适应 SoC 或 LPDDR4/4x 器件下为 2H |
| 通道或存储器接口间信号的间隔规则 | |
| 一个存储器接口中的信号与另一个通道或存储器接口中的信号之间的最小间隔 |
7H 3 ，但是： 自适应 SoC 或 LPDDR4/4x 器件下为 2H |
| 每个信号的最大过孔数 | |
| CAC 信号数和时钟信号数 | 每个信号 2 个，但是： 接触多个通道的信号为 4 个，例如使用管脚高效型管脚分配时 |
| CKE 信号 | 每个信号 3 个 |
| 数据和选通信号 | 每个信号 2 个 |
| 其他物理设计要求 | |
| 请勿将 CAC/时钟信号布线于 1 个以上的内部信号层 | |
| 将一个字节的所有数据/选通信号布线于一个内部信号层 | |
| 内部信号层的数据/选通信号应尽可能布线于靠近存储器件处 | |
|
|