Versal 自适应 SoC 专用管脚用于辅助系统管理。专用管脚可提供启动模式选择、外部参考时钟输入、上电复位输入、JTAG 接口、状态信号、错误信号、实时时钟 (RTC) 的晶振管脚等关键功能。
- 将连接至 4.7 kΩ 上拉电阻器的 DONE 连接到 Versal 自适应 SoC 附近的 VCCO_503。
- 请考虑将 DONE 连接到 LED 驱动程序，用于点亮 LED，作为 DONE 为高电平时启动成功的可视化确认。
- 将连接至 4.7 kΩ 上拉电阻器的 ERROR_OUT 连接到 Versal 自适应 SoC 附近的 VCCO_503。
- 请考虑将 ERROR_OUT 连接到 LED 驱动程序，用于点亮 LED，作为 ERROR_OUT 为高电平时出错的可视化指示符。
- 将连接至 4.7 kΩ 上拉电阻器的 POR_B 连接到 Versal 自适应 SoC 附近的 VCCO_503
- 对于具有多个 POR_B 管脚的器件，请在 PCB 级别将所有管脚连接一起。无论有几个 POR_B 管脚，都只需一个上拉电阻器即可。
- 如需了解上电和掉电期间的其他 POR_B 要求，请参阅电源设计管理器 (PDM) 工具（从 china.xilinx.com/power 下载）中的“电源设计工作表”。
- 对于具有多个 PUDC_B 管脚的器件，请在 PCB 级别将所有管脚连接一起。
- 应连接 PUDC_B，不应将其保持浮动
- 将其连接至 High（高电平）即可在配置期间将可编程逻辑 I/O 置于三态（1.0 kΩ 到 VCCO_503）。
- 将其连接至 Low（低电平）即可在配置期间在每个可编程逻辑 I/O 上激活内部上拉
- 应连接 PUDC_B，不应将其保持浮动
- 对于具有多个 VCC_BATT 管脚的器件，请在 PCB 级别将所有管脚连接在一起
- 对于具有多个 VCC_FUSE 管脚的器件，请在 PCB 级别将所有管脚连接在一起
- 根据 JTAG 开发板测试和 Versal 器件调试的 JTAG 标准，请将 TMS、TCK、TDI 和 TDO 连接到 JTAG 线缆/控制器的 JTAG 连接器。请参阅平台电缆 USB II 数据手册(DS593)，以获取 JTAG 线缆连接示例。
- 将 4.7 kΩ 上拉电阻器布局在 TMS、TCK 和 TDI 线路上，并连接到 Versal 自适应 SoC 附近的 VCCO_503。
- 所有互连的 JTAG 链应由同一电压轨供电。如果使用不同电压轨，则应同时为这些电压轨供电。
- TCK 是关键信号。确保 TCK 管脚的信号完整性良好。
- 请参阅
Versal 自适应 SoC 技术参考手册(AM011) 中的“主启动模式”表，查看您所需的主启动模式设置和 JTAG 启动模式设置。请通过 4.7 kΩ（或更高）电阻器将 MODE[3:0] 管脚连接到 VCCO_503，或者通过 1 kΩ（或更高）电阻器接地，以达成期望的主启动模式设置。添加开关或跳线以允许将 MODE[3:0] 管脚设置为备用 JTAG 启动模式，以便执行开发板制造 JTAG 测试、开发板初始化或器件调试。
- 对于具有多个 MODE[3:0] 管脚的器件，请在 PCB 级别将所有相应的管脚连接在一起（MODE0 到 MODE0，MODE1 到 MODE1，MODE2 到 MODE2，MODE3 到 MODE3）。无论有几个管脚，每个 MODE 管脚都只需一个上拉或下拉电阻器。
- 选择满足下列条件的 SSI 技术器件：为每个 SLR 设置了多个 MODE[3:0]、POR_B 和 PUDC_B 管脚，并使用电源轨来控制所有这些捆绑在一起的信号。
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将 REF_CLK 连接到一个提供 27–60 MHz 时钟（典型值为 33 MHz）的时钟生成器。该时钟必须是单端 LVCMOS 信号，使用与 VCCO_503 相同的电压电平。应运行信号完整性分析，以确定时钟缓冲和/或终端的需求。终端可以是时钟源处的串联终端，或是尽可能靠近自适应 SoC 的 REF_CLK 管脚的戴维南终端。如需了解有关 REF_CLK 的时序信息，请参阅 Versal 自适应 SoC 数据手册。
重要： 基于堆叠硅片互联 (SSI) 技术的 Versal 器件（如，XCVP1802）如果包含两个以上的超级逻辑区域 (SLR)，则通常都具有多个参考时钟管脚（例如，REF_CLK[1:0]）。对于具有多个参考时钟管脚的器件封装管脚分配，请将一个板载时钟源连接到一个 1:N 缓冲器，使每个 REF_CLK 管脚都能从该 1:N 缓冲器收到自己的时钟源副本。请参阅 Versal 架构和产品数据手册概述(DS950) 中的“SLR 计数和维度”表。 - 如果使用实时时钟 (RTC)，请在 VCC_BATT 管脚与 GND 之间连接一个电池，并将晶体电路连接到 RTC PAD，如以下示例所示。如需了解 RTC 晶体电路和 VCC_BATT 的要求，请参阅 Versal 自适应 SoC 数据手册。
- PADI 走线应保持在不超过 1 英寸，从而尽可能降低增加的电容。如果不使用实时时钟，请将 PADI 接地。
- PADO 走线应保持在不超过 1 英寸，从而尽可能降低增加的电容。如果不使用实时时钟，PADO 应保持浮动。
图 1. 晶体电路示例
