所有接口的必需存储器布线准则

Versal 自适应 SoC PCB 设计 用户指南 (UG863)

Document ID
UG863
Release Date
2023-09-14
Revision
1.7 简体中文

下列准则适用于所有存储器接口(DDR4、LPDDR4/4x、RLD3 和 QDR-IV 接口)。

  1. 判定信号走线长度时,请在布线约束中包含封装延迟,除非另行指定。如可设置封装延迟的最小值和最大值,请使用最小值与最大值之间的中间点/平均值。
  2. 相同字节组中的 DQ 和 DQS 信号应在相同层级内从 Versal 器件布线到 DRAM/DIMM。按适当方式在字节组内包含数据掩码 (DM)。
  3. 对于多插槽拓扑结构,从一个 DIMM 布线到另一个 DIMM 时,请勿更改层级。此外,建议将数据字节组布线于尽可能高的信号层上(最靠近 DIMM 连接器)。根据 DIMM 布局,最长 DQ 字节可能是中心字节或边缘字节。
  4. 对于飞越式布线,可将地址信号、命令信号和控制信号布线于不同层级上,但建议尽可能少用此方法。请勿将任一信号布线在 2 个以上层级上,这样可最大限度减少可能导致串扰问题的感应环路。任何跨信号层的过孔都需要有 1 个在 50 mil 半径范围内的接地过孔。
  5. Versal 器件和存储器驱动强度因接口和拓扑结构而异。要了解详细信息,请参阅答复记录 76059
  6. 如果系统时钟连接到某个同时用于 DDR4、LPDDR4 或 LPDDR4x 接口的 bank,则可能需要偏置传入时钟信号,使其符合该 bank 中 I/O 标准的信号电平要求。如需了解具体要求,请参阅 Versal 自适应 SoC SelectIO 资源架构手册(AM010) 中的“交流耦合建议”章节,另外还可参阅答复记录 76062。下图显示了这些参考文档中有关 DDR4 用例的偏置结构。AMD 还建议使用 DQS_BIAS 搭配未填充的偏置电路来代替回退选项。
    图 1. 交流耦合直流偏置的差分时钟输入
  7. 信号线必须布线于实体基准内电层上。请勿在空隙处布线,如下图所示。
    图 2. 实体基准内电层上的信号布线

  8. 请勿在基准内电层分割处布线,如下图所示。
    图 3. 基准内电层分割处的信号布线

  9. 请将布线置于距离基准内电层和空隙边缘至少 30 mil 外,但引出线区域除外,如下图所示。
    图 4. 引出线区域布线

  10. 使用 V 型布线以便使用接地拼接过孔。图 5 显示了飞越式配置的建议布线,而 图 6 则显示了在较拥塞的蛤壳式 (clamshell) 配置中调整接地拼接过孔位置的建议布线。
    图 5. 接地拼接示例(飞越式)

    图 6. 接地拼接(蛤壳式)示例 - 红色:电源,绿色:接地

    下图显示了 DDR4 命令/地址/控制位(含接地拼接过孔和不含接地拼接过孔)的仿真眼图。左侧仿真显示眼高为 180 mV(含接地拼接过孔),而右侧仿真则显示眼高仅为 99 mV(不使用接地拼接过孔的情况下)。

    图 7. 含接地拼接过孔和不含接地拼接过孔情况下的仿真

  11. 尽可能在器件(自适应 SoC、存储器组件、DIMM)边缘和内部添加更多接地过孔,以便为信号和电源添加更好的接地回路(尤其是角落处)。角落或边缘处焊球通常所含过孔数量少于接地处。
  12. 对于地址/命令/控制 VTT 终端,每 4 个终端电阻应随附 1 个 0.1 µF 电容器,并以物理方式夹在电阻间,如下图所示。请参阅存储器供应商的数据手册,以了解地址/命令/控制 VTT 线路的噪声限制规格。
    图 8. VTT 电阻和电容器连接板级原理图示例

    图 9. VTT 终端布局示例

  13. 对于 DIMM 拓扑结构,请将旁路电容器布局在命令/地址/控制焊盘附近,以便提供额外的接地过孔位置。这些旁路电容器还提供从电源到接地的较低阻抗路径。其重要意义在于,这些地址/命令/控制管脚在自适应 SoC 和 PCB 上以接地为参考基准电平,在 DIMM 上则以电源为参考基准电平。
  14. 对于双插槽 DIMM 拓扑结构,应将 DIMM #0 布局在离自适应 SoC 最远的连接器上,以降低 SI 反射的影响。DIMM #1 连接器应布局在离自适应 SoC 最近的地方。
  15. 对于具有 2 个时钟副本以及 9 个或更多组件的 DDR4 接口,例如具有双裸片封装 (DDP) 器件的接口,建议以交替方式进行时钟布线,使时钟 1 连接到器件 1、3、5、7 等,时钟 2 连接到器件 2、4、6、8 等。所有终端应布局在飞越式拓扑结构的末端。
    图 10. DDR4 2CK 单列配置

    图 11. DDR4 2CK 双列配置

  16. 对于使用地址镜像的蛤壳式配置,应确保两条芯片选择线路的终端均充分去耦,并且进出 VTT 的电层/走线厚度足够。
  17. 请确保所有 PCB 走线都在接地过孔的 50 mil 半径范围内,以确保穿过 PCB 的阻抗连续性。
    图 12. 接地过孔半径