概述

Versal 自适应 SoC PCB 设计用户指南 (UG863)

Document ID: UG863
Release Date: 2023-09-14
Revision: 1.7 简体中文

概述
Versal 自适应 SoC 简介
按设计进程浏览内容
PCB 设计特性
与前几代的区别
Versal 自适应 SoC 中的配电系统
简介
Versal 自适应 SoC 电源轨
未使用的 VCCO bank
功耗管理场景
针对 Versal 器件推荐的去耦电容数量
去耦电容方法论
器件资源使用情况
电流阶跃负载假设
电压纹波假设
目标阻抗
平面电阻建议
远程电压传感线的 PCB 布线
传感线的作用
传感线的局限性
具有专用感测管脚的自适应 SoC
无专用感测管脚的自适应 SoC
使用布线隧道和传感线
底面电容器下的布线
组合 VCCINT 与 VCC_RAM 时的降噪策略
自行引发的噪声
PCB 噪声
适用于存储器接口的 PCB 准则
所有接口的必需存储器布线准则
参考材料规格
针对不同叠层进行调整
适用于 DDR4 接口的 PCB 布线准则
DDR4 接口的信号和连接方式
蛤壳拓扑
使用地址镜像来简化蛤壳布线
DDR4 信号的物理设计规则
较厚印刷电路板的布线规则变更
DDR4 信号的时序约束规则
适用于 LPDDR4/4x 接口的 PCB 布线准则
LPDDR4/4x 接口的信号和连接方式
LPDDR4/4x 信号的物理设计规则
LPDDR4/4x 信号的时序约束规则
适用于 RLDRAM3 接口的 PCB 布线准则
RLDRAM3 接口的信号和连接方式
RLDRAM3 信号的物理设计规则
RLDRAM3 信号的时序约束规则
适用于 QDR-IV 接口的 PCB 布线准则
QDR-IV 应用的信号和连接方式
QDR-IV 信号的物理设计规则
QDR-IV 信号的时序约束规则
适用于 HBM2e 的 PCB 布线准则
适用于 PS、PMC、MIPI 和 GTY/GTYP 收发器接口的 PCB 准则
GTY/GTYP 收发器接口
PMC 专用管脚
CAN FD
千兆以太网 MAC 10/100/1000 RGMII
I2C
MIPI
OSPI
QSPI
SD/SDIO/eMMC
SelectMAP
SPI
追踪端口接口单元
三重定时器计数器
UART
USB 2.0
系统窗口看门狗定时器
Versal 器件与封装之间的移植
Versal 自适应 SoC 移植检查表
封装之间的管脚兼容性
XPIO、HDIO 和收发器计数差异
封装尺寸
VCCSDFEC 电源轨
收发器计数差异
XPIO 性能差异
XPIO bank 互连结构访问限制
GTYP 收发器互连结构访问限制
I/O bank 和 GT 四通道编号差异
GT_RCAL 和 GT_RREF 差异
去耦电容准则
封装飞行时间差异
保留的传感线
IO_VR_700 和 IO_VR_800 管脚差异
材料属性和插入损耗
附加资源与法律声明
查找其他文档
支持资源
参考资料
修订历史
请阅读：重要法律声明

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