假设每条电源轨上的交流电压纹波（瞬态电流事件引起的电压偏差）和 VRM 直流容差都处于 Versal 自适应 SoC 数据手册所定义的规格范围内。出于确定 PCB 去耦的目的，核电源轨（VCCINT、VCC_RAM、VCC_SOC、VCC_IO、VCC_PSFP、VCC_PSLP 和 VCC_PMC）使用固定的 17 mV 交流纹波和 1% 的直流 VRM 容差。例如，若 Versal 自适应 SoC 数据手册列出了最小/最大工作电压，则应设计去耦电容以确保交流纹波保持在 17 mV 范围内，同时分配其余裕度以应对大多数电压调节模块 (VRM) 的 1% 直流容差。