较厚印刷电路板的布线规则变更

Versal 自适应 SoC PCB 设计 用户指南 (UG863)

Document ID
UG863
Release Date
2023-09-14
Revision
1.7 简体中文

本章提供的 DDR4 布线规则允许接口以 Versal 自适应 SoC 数据手册中指定的最大受支持数据速率运行,同时还假设最大电路板厚度为 131 mil。如果电路板厚度大于 131 mil,则最大接口速度可能需要下调。如需了解不同电路板厚度对应的最大存储器数据速率,请参阅下表。

表 1. 不同电路板厚度对应的 DDR4 最大数据速率
组件 电路板厚度 (mil)
DDR4 ≤100 101 - 145 101–145 + 无短截线 1 145 - 275
组件 请参阅 Versal 自适应 SoC 数据手册 Versal 自适应 SoC 数据手册中的数据速率低两个存储器速度等级 请参阅 Versal 自适应 SoC 数据手册 Versal 自适应 SoC 数据手册中的数据速率低三个存储器速度等级
单列 DIMM 请参阅 Versal 自适应 SoC 数据手册 请参阅 Versal 自适应 SoC 数据手册 请参阅 Versal 自适应 SoC 数据手册 Versal 自适应 SoC 数据手册中的数据速率低一个存储器速度等级
双列 DIMM 请参阅 Versal 自适应 SoC 数据手册 请参阅 Versal 自适应 SoC 数据手册 请参阅 Versal 自适应 SoC 数据手册 Versal 自适应 SoC 数据手册中的数据速率低一个存储器速度等级
四列 DIMM 请参阅 Versal 自适应 SoC 数据手册 请参阅 Versal 自适应 SoC 数据手册 请参阅 Versal 自适应 SoC 数据手册 Versal 自适应 SoC 数据手册中的数据速率低一个存储器速度等级
  1. 无短截线是指在上下层之间交替进行信号布线,这样便无需长过孔短截线。图 2 显示了层间交替布线的例子;作为对比,图 1 显示了常规布线。
图 1. 常规布线
图 2. 无短截线布线