针对不同叠层进行调整

本章中所示走线宽度、间隔、长度和偏差约束均基于 参考材料规格 中列出的参考 PCB 材料。不使用这些特定参数时，走线宽度、长度、层高、间隔和电介质材质可能需要调整才能满足阻抗、长度和偏差规格的要求。

PCB 制造车间可以调整这些因子以实现期望的阻抗和传输延迟目标。本节中列出了上述每个项的影响。此外，二维场求解器实用工具支持对各种组合进行测试。

电介质材质

每种电介质材质都有其自己的相对介电常量 (D_K) 和损耗因子/损耗角正切 (D_F) 作为线路阻抗 (Z₀)、信号传输延迟 (T_PD) 和信号损耗 (α) 的影响因素。随着 D_K 增大，阻抗降低，而信号传输延迟和信号损耗则增加，反之亦然。PCB 上常见的 D_K 介于 3.4 到 4.6 的范围之间。给定电介质材质中的传输延迟为常量，不受任何其他开发板参数（例如，层高、导体宽度或导体间隔）的影响。传输延迟则受到频率的影响，但对于典型存储器速度的影响很小。信号损耗同样受到频率的影响，损耗随频率增大而增大。

下面的公式显示了传输延迟 (T_PD) 的计算方式，其中使用 D_K 作为电介质常量，c 为自由空间中的光速（2.998 x 108 m/s 或 1.180 x 1010 in/s）。

下表中的关联显示了电介质常量 (D_K) 对阻抗 (Z₀)、传输延迟 (T_PD) 和信号损耗 (α) 的影响。

走线宽度

随着走线宽度 (W) 增加，阻抗降低，而信号传输延迟保持不变，反之亦然。任何宽度调整都应包含间隔 (S) 调整以保持免受串扰效应影响。根据存储器和信号的特定类型，间隔因子约为 1.0 倍到 3 倍。下表中的关联显示了宽度对阻抗、间隔和传输延迟的影响。

层高

随着层高 (H) 增大，阻抗增大，而信号传输延迟保持不变，反之亦然。减小或增大层高时，请谨记，层高过低可能比以可靠方式制造的开销更大，因为 PCB 制造商必须避免开发板缺陷。层高过高可能导致宽高比违例。下表中的关联显示了层高对阻抗和传输延迟的影响。

基本铜厚

随着导线的基本铜厚（铜盎司）增大，阻抗减小，而信号传输延迟保持不变，反之亦然。PCB 中最常用的基本铜厚为 0.5，称为半盎司铜。更改基本铜厚的影响很小，但由于可能导致成本增加，而回报较小，因此不建议更改。

调整设计参数以达成阻抗目标的示例

下表显示了 L1 PCB 主区域内带状线阻抗目标值为 45Ω。走线宽度 (W) 指定为 7.0 mil，DK 为 3.71，高度为 6.7 mil。该表还显示了达成阻抗目标所需的电介质常量、走线宽度 (W) 和高度 (H)。间隔 (S) 显示了为持续满足性能要求所需的更改，但间隔并非影响线路阻抗的因素。提高 DK 时，信号损耗也会增加，如表中所示。