| 选项 | 描述 |
|---|---|
| Verilog 选项 | 浏览并设置 Verilog include 路径和定义宏 |
| 泛型/参数选项 | 指定或浏览并设置泛型/参数值 |
| modelsim.compile.tcl.pre | 此 Tcl 文件包含一组命令，应在启动编译前调用这组命令 |
| modelsim.compile.vhdl_syntax | 指定 VHDL 语法 |
| modelsim.compile.use_explicit_decl | 记录所有信号 |
| modelsim.compile.load_glbl | 加载 GLBL 模块 |
| modelsim.compile.vlog.more_options | 更多 VLOG 编译选项 |
| modelsim.compile.vcom.more_options | 更多 VCOM 编译选项 |