Questa Advanced Simulator 编译选项 - 2023.2 简体中文

Vivado Design Suite 用户指南: 逻辑仿真 (UG900)

Document ID
UG900
Release Date
2023-10-18
Version
2023.2 简体中文
表 1. Questa Advanced Simulator 编译选项
选项 描述
Verilog 选项 浏览并设置 Verilog include 路径和定义宏
泛型/参数选项 指定或浏览并设置泛型/参数值
questasim.compile.tcl.pre 此 Tcl 文件包含一组命令,应在启动编译前调用这组命令
questasim.compile.vhdl_syntax 指定 VHDL 语法
questasim.compile.use_explicit_decl 记录所有信号
questasim.compile.load_glbl 加载 GLBL 模块
questasim.compile.vlog.more_options 更多 VLOG 编译选项
questasim.compile.vcom.more_options 更多 VCOM 编译选项
questasim.compile.sccom.cores 指定要并行运行的处理器核的数量
questasim.compile.sccom.more_options 更多 SCCOM 编译选项