SIMPRIM 库可用于对综合或实现后生成的时序仿真网表进行仿真。
重要： 时序仿真仅在 Verilog 中受支持；不存在 VHDL 版本的 SIMPRIM 库。
提示： 如果您是 VHDL 用户，您可运行综合后和实现后功能仿真（在此情况下无需标准延迟格式 (SDF) 注解，仿真网表使用 UNISIM 库）。您可使用 write_vhdl Tcl 命令来创建网表。如需了解使用信息，请参阅
Vivado Design Suite Tcl 命令参考指南(UG835)。
以下提供了为 Vivado 仿真器指定库的示例：
-L SIMPRIMS_VER 其中：
-
-L是库规范选项。 -
SIMPRIMS_VER是逻辑库名称，Verilog SIMPRIM 已映射到此逻辑库名称。